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计算机组成原理实践环节第4部分:计算机组成原理实验_图文

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计算机组成原理实验

PLD部件实验
一、总线传输实验 二、运算器部件实验 三、存储部件实验

一 总线传输实验 1. 实验器材
FD-CES实验仪一台,PLD实验板一块。 2. 实验要求
把两个数据分别写入74373和74374中, 再使用RAM作中间单元来交换这两个数据。 3. 实验框图
见图1。

图1 总线传输实验框图

4. 实验原理
本实验中,M、BUF位于实验仪内,M为 6116RAM,IAB10~IAB0为它的地址线(IAB10 应等于0),RC为有效“读信”号,WC为有效“写入” 信号,BUF为74245,在按下实验仪的控制台的 STEP键后,LED数码管的小数点亮,这时RF=0, 允许74245,DIR控制74245导通方向:0为A->B (读出RAM),1为B->A(写入RAM)。IDB7~IDB0 为实验仪的内部总线,可接Ll5~L8来显示IDB的数
据。

74244为8位三态门,OE=0时,把K7~K0的数 据输入到IDB上。
74377为8位D触发器,CK为上跳有效时钟,EN 为允许输入(恒接为0),它的输出接L8~Ll5。
74373为8位带三态透明锁存器,GT为接数门控 端,OE为输出控制,OE=0时锁存器输出至IDB。
74374为8位D触发器,CK为电平上跳有效接数 时钟,OE为输出控制,OE=0时74374输出至IDB。

5.实验设计
在使用PLD实验板完成本实验时,需注意以下几 个问题:
(1). 读入ispLSI2096部件实验引脚定义表。 (2). 需定义U244A0~A7、U374Q0~Q7、 U377Q0~Q7、U373Q0~Q7和它们的控制信号 U244OE、U374CK、U374OE、U373OE、 U377CK、U377EN为内部NODE。

(3). 74377、74374等D触发器,需定义它 们的NODE为REG类型(ISTYPE‘REG')。
(4). 对D触发器,需定义D端输人和时钟输 入的表达式,例对74374可如下定义:
[U374Q0...U374Q7]=[IDB0...IDB7]; [U374Q0...U374Q7].CLK=U374CK;

(5). 对于透明锁存器,需定义它为组合 电路,例对一位锁存器,设输入为D,输出 为Q,门控端为G,可如下定义:
Q=G&D#!G&Q; 即G=1时,Q=D; G=0时,Q保持不变。

(6). 对于PLD芯片(例ispLSI2096),它仅允许在 引脚PIN上有三态门,而内部NODE不能有三态门。 为此,对本实验的74244、74373、74374的三组 8位三态门可连成一组,接于PIN、IDB0~IDB7上, 它们的三态门的允许端由U244OE、U373OE、 U374OE控制,其中有一个为0即允许IDB的三态门, 使用一个多路开关来选择7424、74373、74374之 一,具体由U244OE、U373OE、U374OE决定哪一 个可输出至IDB。可如下定义:

[IDB0...IDB7]=(U244OE==0)&[U244A0...U244A7] #(U373OE==0)&[U373Q0...U373Q7] #(U374OE==0)&[U374Q0...U374Q7]
[IDB0...IDB7].OE=!(U244OE&U373OE&U374OE);

(7). 由于本实验开关有限,可把M(6116) 的地址线(IDB10~IDB0)全部接"0"。
(8). 应将副板上的“SW/USER”开关置于 “USER ” 端,以使显示灯L0~L23显示本实 验的信息。

6. 实验步骤 (1).把PLD实验板接至FD-CES实验仪上。
注意"上右"插座不要连。 (2).使用Synario输入逻辑设计,编译生成
熔丝图文件,下载到ispLSI2096。 (3).按下FD-CES实验仪控制台的STEP键,
使数码管的小数点全亮。

(4).实验操作: a.使K8~K16处于非有效状态。 b.置K0~K7为10010110,使74244导通
至IDB,并使74373接数。 c.置KO~K7为11110000,使74244导通,
并使74374接数。 d.关闭74244。

e.使74373输出至IDB,并写入M(6116)中。 f.使74374输出至IDB,并使74373接数。 g.读出M至IDB,并使74374接数 。 h.使74373输出至IDB,并使74377接数, L0~L7为11110000使74374输出至IDB,并使 74377接数,L0~L7为10010110。

二 运算器部件实验 1. 实验器材
FD-CES实验仪一台,PLD实验板一块。 2.实验要求
设计一个简单的运算器模块,它包括寄 存器、运算器ALU、数据输入(开关)和数据 输出(LED)通道。 3.实验框图 见图2所示。

图2 运算器部件实验框图

4. 实验原理
本实验中,IDB为数据总线,IDB7~IDB0接至 L7~L0显示总线信息。
74244为8位三态门,OE=0时,把K0~K7的数 据输入到IDB上。
BUF为74244,它接通至ALU的输出F端。 74377为8位D触发器,CK为上跳有效时钟,EN 为允许输入(恒接为0)。74377的输出至ALU的A端。 74373为8位透明锁存器,GT为接数门控端,OE 为输出允许端(恒接为0),74373的输出至ALU的B端。

ALU为8位逻辑运算部件,它的输出为F0~F8,
(其中F8为进位输出)。它可有如下8种功能,具体
由开关K13、K14、K16选择: F=A+B 允许有进位输入(K9)和进位输出(L9)。 F=A+l 允许有进位输入(K9)和进位输出(L9)。 F=A∧B, F=A∨B, F=B, F=A, F=全1, F=全零。

5. 实验设计
在使用PLD实验板完成本实验时,需注意以下几 个问题: (1).读入记ispLSI2096部件实验引脚定义表。 (2).需定义U244AO~A7、F0~F8 、U377Q0~Q7、 U373Q0~Q7和它们的控制信号U244OE、FOE、 U373CK、U373OE、U377CK、U377EN为内部 NODE,U377为REG类型,U373为透明锁存器(同总 线部件实验)。

(3).IDB0~IDB7为双向引脚,它有两个三态输入: U244和ALU输出F,可同总线部件实验方法加以定 义。 (4).ALU设计时,可使用ABEL-HDL的加法(+),但要 注意,如直接把两个8位数相加,例F=A+B(A、B均 为8位集合),它采用全并行加法,可能会使逻辑表达 式过于复杂,无法适配至2096中,可分成两个四位 并行加法,其间为串行进位,可大大简化逻辑表达式。

下面以4位加法和逻辑与功能为例,说明设计方法。 A0~A3、B0~B3为两个4位输入,CN为进位输入, X为功能选择:X=0,加法;X=1,逻辑与,F0~F3为 输出,F4为进位输出,可如下设计ABEL-HDL表达 式:
[F4..F0]=(X==0)&([0,A3..A0]+[0,B3..B0]+[0,0,0,0,CN])
#(X==1)&([CN,A3..A0]+[CN,B3..B0]);

6. 实验步骤 (1).使用Synario输入逻辑设计,编译生成 熔丝图文件。 (2).把PLD实验板右下方50芯插座与实验仪 相连。 (3).按下实验仪控制台的STEP键,使数码 管的小数点全亮。

(4).实验操作:
a.置K0~K7为10010110,使74244导通,并使 74377接数。 b.置K0~K7为11111001,使74244导通至IDB, 并使74373接数。 c.分别置ALU为8种功能,并使ALU输出至IDB, 检查结果是否正确(包括加法时的进位输人和输出)。

三 存储部件实验 存储器部件实验请大家自己参考实验讲义。




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