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第三章时序逻辑电路触发器

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第三章 时序逻辑电路

3.1 触发器(flip flop)

双稳态触发器是构成时序逻辑电路的基本逻辑部件。 ? 它有两个稳定的状态:0状态和1状态; ? 在不同的输入情况下,它可以被置成0状态或1状态; ? 当输入信号消失后,所置成的状态能够保持不变。

所以,触发器可以记忆1位二值信号。

触发器的分类
逻辑功能 RS触发器 D触发器 JK触发器 T触发器

结构形式
触发方式

同步触发器 主从触发器 边沿触发器和维持阻塞触发器

3.1.1基本 R-S触发器
功能及其逻辑符号
Q

(reset-置0) (set-置1)
Q

RD 0

SD 1

Q 0

Q 1(复位)
R S

1
1

0
1

1

0(置位)

低电*有效

保持原状?

0

0

不确定?

基本 R-S触发器

特性表(真值表)
原之现 来前态 的的: 稳状触 定态发 状,器 态也接 。就收 是输 触入 发信 器号

R S
0 0 0

Qn
0 0 1 0 1 0 1 0 1

Q n ?1
不用 不用 0 0 1 1 0 1

功能 不允许

0 1 0 1 1 0 1 0 1 1 1 1

Q n ?1 ? 0
Q n ?1 ? 1
置0

Q n ?1 ? Q n
保持

置1

之次 后态 所: 处触 的发 新器 的接 稳收 定输 状入 态信 。号

次态Qn+1的卡诺图
  n RS
Q 0 1 00 × × 01 0 0 11 0 1 10 1 1

基本 R-S触发器

特性方程
n ?1 n n ? ?Q ? ( S ) ? R Q ? S ? R Q ? ? 约束条件 ?R ? S ? 1

触发器的特性方程就是触发器次态Qn+1 与输入及现态Qn之间的逻辑关系式

基本 R-S触发器

基本的R-S触发器 组成:用2个与非门(或或非门)构成

Q
&

Q &

Q, Q 输出端

RD
RD— RESET 直接复位端

SD
S D— SET

直接置位端

基本 R-S触发器

R-S触发器真值表

Q

Q 0 & 0 1 SD 1

RD 0

SD 1

Q 0

Q
1(复位)

1
& 0

1
1

0
1

1

0(置位)

保持原状?

RD

0

0

不确定?

RD=0同时SD=1时, Q=0。故RD称为复位端,或称为清0端

基本 R-S触发器

R-S触发器真值表 RD
Q 0 & 1 RD 1 0 SD 1 0

Q
0 1

Q 1(复位) 0(置位)

Q
1 &

0 1

1 0
0

1
0

保持原状?
不确定?

SD

SD=0同时RD=1时, Q=1。故SD称为置位端,或称为置1端

基本 R-S触发器

R-S触发器真值表 1

Q
&

Q 0 & 0 1 1 SD

RD 0

SD 1

Q 0

Q
1(复位)

1
1

0
1

1

0(置位)

1

保持原状?

RD

0

0

不确定?

? 指R、S从01或10变成11时,输出端状态不变

基本 R-S触发器

R-S触发器真值表

RD 0
1 1 1 0 0

SD 1
0 1 0

Q

Q

Q
1 & 0 1 RD

Q &

0
1

1(复位)
0(置位)

保持原状? 不确定?

1

SD

? 指RD、SD同时从00变成11时, 输出端状态不定

R-S触发器真值表 Q
1 & 0 1 RD Q 1 0 & & 1 1 0 0 1 1 0 1 Q 1 & Q

RD

SD
1 0 1 0

Q 0 1

Q
1(复位) 0(置位)

1 0 1 0
SD

0 1 1 0

保持原状? 不确定?

? 指RD、SD同时从00变 成11时, 输出端状态不定 设计电路时此种情况 即 Q、Q也可能是01, 应避免 也可能是 10

0 1
RD

SD

Q

Q

低电* 有效

波形图

基本 R-S触发器

R

S

在用与非门组成的基本RS触发器中,设初始状态为
0,已输入R、S的波形图,画出两输出端的波形图。

R S

Q

Q

基本 R-S触发器

逻辑符号: 高电* 由于该触发器的触发信号是高电* 有效 有效,因此在逻辑符号的输入端处没 Q Q 有小圆圈。
R S

波形图

R S
Q

Q

基本 R-S触发器

(1)有两个互补的输出端,有两个稳定的状态。

基本触发器的特点总结:

(2)有复位(Q=0)、置位(Q=1)、保持原状态三
种功能。 (3)R为复位输入端,S为置位输入端,可以是低电 *有效,也可以是高电*有效,取决于触发器的结 构。 (4)由于反馈线的存在,无论是复位还是置位,有 效信号只需要作用很短的一段时间,即“一触即

发”。

数字系统中为了协调各部分的 动作,要求某些触发器于同一 时刻动作,为此必须引入?

同步信号

只有在同步信号 到来的时候才能 改变状态

时钟脉冲
Clock pulse

CP: 时钟脉冲

(Clock Pulse)

3.1.2 同步RS(时钟控制电*触发)触发器
给触发器加一个时钟控制端CP,只有在CP端上出现时钟脉冲时, 触发器的状态才能改变。这种触发器称为同步触发器。 1.同步RS触发器的电路结构

Q
Q Q

Q

G1 &
1R C1 1S

&

G2

G3 &
CP

&

G4

R

CP

S

同步R-S触发器 触发器功能表
Q Q

CP R S Q n+1 说明
1R C1 1S CP

1 1 1 1 0

0 0 0 1 1 0 1 1 ? ?

Qn 1 0

保持 置1 清0

不定 避免 Qn 保持

R、S 控制端

CP: 时钟脉冲

(Clock Pulse)

同步R-S触发器

时钟控制电*触发的R-S触发器(续) 时钟控制 —只 有CP=1时,输 出端状态才能 改变
电*触发— 在CP=1 时,控制端R、S的电 *(1或0)发生变化时, 输出端状态才改变

CP R S Q n+1 说明
1 1 1 1 0 0 0 0 1 1 0 1 1 Qn 1 0 保持 置1 清0

不定 避免 Qn 保持

用途: D触发器和J-K触发器的内部电路

钟控RS触发器
Q Q

同步R-S触发器

G1 & SD G3 & S (a) C

& G2 RD & G4 R (b) 逻辑符号 Q Q SD S C R RD

直接置位 清零端

电路构成

C=0时,触发器保持原来状态不变。 C=1时,工作情况与基本RS触发器相同。

同步R-S触发器
波形图
已知同步RS触发器的输入波形,画出输出波形图。
CP S
1R C1 1S CP

Q

Q

R
Q

Q

R-S触发器
Q Q
Q Q

R

S

1R C1 1S CP

n ?1 n n ? Q ? ( S ) ? R Q ? S ? R Q ? ? ? 约束条件 ?R ? S ? 1

n ?1 n ? Q ? S ? RQ ? ? ? ? R ? S ? 0 约束条件

CP=1期间有效

触发器的输入有约束条件 麻烦!

难免有不符合输入约束条件的信号 能否改进?

3.2.2 D触发器
1. 时钟控制电*触发的D触发器
Q & RD Q & SD

同步D触发器

CP R S Q n+1 说明
1 1 1 1 0 0 0 0 1 1 0 1 1 Qn 1 0 保持 置1 清0

& R
1 CP

&

不定 避免 Qn 保持

S D

其他两种情况不会出现

时钟控制电*触发的D触发器

D触发器具有

数据记忆功能
Q Q
CP 1 RD D SD CP 1 0

功能表
D 0 1 Q n+1 0 1 Qn

CP=1时, Q n+1=D

CP=0时, 保持原状

同步D触发器 D触发器

功能表
D 0 1 Qn+1 0 1
R D D C SD

逻辑符号
Q
Q

CP=1时, Q n+1=D
CP=0时, 保持原状

置位和清零不受 时钟的控制

例:画出同步D触发器的输出波形。
Q
Q

CP D Q
Q
R D D C SD

R S 触发器 对输入信号有约束

Qn?1 ? S ? RQn

D 触发器 对输入信号无约束

Q n+1=D

遗憾:虽然解决了对输入信号的约束问题,功能 减少了,控制信号变为一个了

如何设计一个功能更完善的触发器 并且没有输 入信号的限制要求?

JK触发器

JK触发器

JK触发器

JK触发器有两个输入控制端J、 K,它的功能最完善 功能表
J 0 0 1 1 K 0 1 0 1 Qn+1 Qn 0 1
J 置位 K clean

逻辑符号
Q
Q

R DK C J S D

Qn

JK触发器

3.JK触发器逻辑功能的几种表示方法
(1)功能表:
JK触发器

(2)特性方程:
Q n+1

功能表
J K Qn Qn+1 功能

0 0 0 0

0 0 1 1

0 1 0 1
0 1 0 1

0 1 0 0
1 1 1 0

保持
输出状态 同J状态 输出状态 同J状态 Qn=Qn

J 0 1

KQ n 00 0 1

01 1 1

11 0 0

10 0 1

1 0 1 0 1 1 1 1

Q n?1 ? J Q n ? KQ n

JK触发器

(3)状态转换图
J=1 J= 0 K=× K=× J=× K=0

0

1

JK触发器

功能表
J K Qn Qn+1 功能

J=×

K= 1

(4)驱动表
JK触发器的驱动表 Qn→ Qn+1 J K

0 0 0 0

0 0 1 1

0 1 0 1
0 1 0 1

0 1 0 0
1 1 1 0

保持
输出状态 同J状态 输出状态 同J状态 Qn=Qn

1 0 1 0 1 1 1 1

0 0 1 1

0 1 0 1

0 × 1 × × 1 × 0

T触发器 T触发器

T触发器特性方程:

功能表

Qn?1 ? TQn ? TQn ? T ? Qn
T触发器的功能表

T 0 1

Qn?1 Qn
T
0 0 1 1

Qn
0 1 0 1

Qn+1
0 1 1 0

功能
Qn+1= Qn

Qn

Qn+1= Qn

触发器的分类
逻辑功能 RS触发器 D触发器 JK触发器 T触发器

结构形式 同步触发器 主从触发器 边沿触发器和维持阻塞触发器。

触发方式

学*触发器的重点
? 1。着重每种触发器所实现的逻辑功能
RS触发器
D触发器 JK触发器

Qn?1 ? S ? RQn
Q n+1=D
Q n?1 ? J Q n ? KQ n

T触发器

Qn?1 ? TQn ? TQn ? T ? Qn

学*触发器的重点
? 2控制信号作用后什么时刻使触发器的状态发生翻转

同步触发器 主从触发器 边沿触发器和维持阻塞触发器

数字系统中为了协调各部分的 动作,要求某些触发器于同一 时刻动作,为此必须引入?

同步信号

只有在同步信号 到来的时候才能 改变状态

时钟脉冲
Clock pulse

CP: 时钟脉冲

(Clock Pulse)

同步触发器

Q

Q

RD D

SD CP

结构简单、速度快。 只要CP存在就可以翻转,容易造成 空翻。

CP

D
Q
在一个时钟脉冲周期中,触发器发生多
次翻转的现象叫做空翻。

空翻

各触发器的同步工作如何更可靠?

一个脉冲来了,触发器的输出至多翻转一次!

各触发器的同步工作如何更可靠?

一个脉冲来了,触发器的输出至多翻转一次!

同步触发器cp=1期间输入改变多 次,输出会改变多次(空翻)

如何改进?

边沿触发方式

边沿触发方式

为了免除CP=1期间输入控制电*不许 改变的限制,可采用边沿触发方式。其特 点是:触发器只在时钟跳转时发生翻转, 而在CP=1或CP=0期间,输入端的任何变 化都不影响输出。 如果翻转发生在上升沿就叫“上升沿触 发”或“正边沿触发”。如果翻转发生在 下降沿就叫“下降沿触发”或“负边缘触 发”。

逻辑符号
Q
C Q

Q
C

Q

负沿触发

正沿触发

维持阻塞型D触发器的引脚功能
符号 Q Q

Q、Q 输出端,Q的小圈
表示是反相输出端 ,

即Q总是与Q相反 RD D
D数据 输入端 SD CP RD 直接清0端(复位端) R=0,S=1时,Q=0 SD 直接置1端(置位端) CP时钟 脉冲 R=1,S=0时,Q=1 小圈 表示低电*有效

维持阻塞型D触发器的引脚功能(续)
功能表
Q Q CP Q n+1 D

RD D

SD CP 功能表说明: 在CP上升沿时,Q等于D;

触发方式: 边沿触发 (时钟上升沿触发)

在CP高电*、低电*和下降沿 时,Q保持不变

时钟下降沿触发的维持阻塞型D触发器 功能表 Q Q CP Q n+1

D RD D
SD CP 功能表说明:

在CP下降沿时,Q等于D;
在CP高电*、低电*和上升沿

时,Q保持不变

已知维持—阻塞D触发器的输入波形, 画出输出波形图。
解:在波形图时,应注意以下两点: (1)触发器的触发翻转发生在CP的上升沿。
RD

Q

Q

SD D CP

(2)判断触发器次态的依据是CP上升沿前一瞬间输入端D的状态。

1

2

3

4

5

CP D
Q

课堂练*
题目:时钟CP及输入信号D 的波形如图所示,试画 出各触发器输出端Q的波形,设各输出端Q的

初始状态=0.

D CP

D

Q

Q1

D

D

Q

Q2

CP

课堂练*(续)
D D Q

Q1

CP

CP D Q1

课堂练*(续) D
CP

D

Q

Q2

CP D Q1

边沿触发方式的J-K触发器 J、K控制端的功能
Q R J Q S

J K CP Q n+1 说明 0 0 Qn 保持

0
1
CP

1
0

0
1

清0
置1

K

1

1
0,1

Qn
Qn

翻转

CP上升沿触发

CP 下降沿触发的J-K触发器J、K 功能相同,只是在CP下降沿触发

用J-K触发器构成2分频器 当JK=11时,在CP上升沿翻转
Q R J CP K Q

CP
S

Q 0
1

CP

Q

?2 CP Q 4.7k?的电阻接高电*

RS,JK甩空或通过

FQ = FCP/2

2个2分频器级联组成4分频器
1Q
Q Q S CP R

2Q
Q
Q S CP K

R
J

K

J

CP

F2Q = FCP/4

CP

?4

2Q

画出该触发器的时序图

逻辑符号
Q
Q

R D K C J SD

时序图 CP

J
K Q J?Q 保持 T

1、在应用触发器时,要特别注意触发 形式,否则很容易造成整个数字系 统工作不正常。
2、边沿触发抗干扰能力强,且不存在 空翻,应用较广泛。

注意
分析触发器的时候应注意:触发器的逻辑 功能与和触发器的结构是两个不同的概 念,具有某种逻辑功能的触发器可以用 不同的电路结构实现; 同一电路结构的触 发器也可以构成不同的逻辑功能。 电路结构不同,触发器的翻转方式工作特 点不同。 逻辑功能不同,特征方程不同。

触发器功能的转换
1.用JK触发器转换成其他功能的触发器
(1)JK→D 分别写出JK触发器和D触发器的特性方程
Q ┌ Q ┌

Q

n?1

? J Q ? KQ
n

n

Qn?1 ? D ? D(Q n ? Q n ) ? DQ n ? DQn
比较得: J ? D

1K C1 1J 1 CP D

K?D

画出逻辑图:

(2)JK→T
写出JK触发器和T触发器的特性方程:

Q n?1 ? J Q n ? KQ n

Q n?1 ? T Q n ? TQ n
比较得:J=T,K=T。
Q ┌ Q ┌

1K C1 1J

CP

T

2.用D触发器转换成其他功能的触发器
(1)D→JK
Q Q

写出 D 触发器和 JK 触发 器的特性方程:

Q

n?1

?D

1D ≥1 & 1 J K

C1 ∧

Q n?1 ? J Q n ? KQ n
比较得:

&

D ? J Q n ? KQ n
画出逻辑图。

CP

(2)D→T
Q Q

(3)D→T’
Q Q

1D =1

C1 ∧

1D

C1 ∧

CP

T

CP

电路如图所示,设各触发器的初态为0,画出在CP 脉冲作用下Q端的波形。
Q Q Q Q Q Q Q Q

1D
1

C1 ∧ CP (a)

1D

C1 ∧ CP (b)

C1 1K ∧ 1J
1

C1 1K ∧ 1J
1

CP (c)

1

CP (d)

Q

Q

Q

Q

CP C1 1K ∧ 1J CP (e)
1

C1 1K ∧ 1J

CP (f)

逻 辑 电 路 如 图 所 示,A=“0” 时, 脉 冲 来 到 后 JK 触 发 器( )。 (a) 具 有 计 数 功 能 (b) 置“0” (c) 置“1”(d) 保持原状态

"1"
≥1 A 1 "1"

SD J C K RD
Q

Q

d

逻 辑 电 路 如 图 所 示, 当 A=“0”,B=“1” 时, 脉 冲 来 到 后 触 发 器 ( )。 (a) 具 有 计 数 功 能 (b) 保 持 原 状 态 (c) 置“0” (d) 置“1”

B

1

A
=1 ≥1 D C C
Q

Q

a

逻 辑 电 路 如 图 所 示,输 入 为 X,Y ,同 它 功 能 相 同 的 是( )。 (a) 可 控 RS 触 发 器 (b) JK 触 发 器 (c) 基 本 RS 触 发 器 (d) T 触 发 器

1

&

X
& D C C

Q
Q

Q

Y

&

b

电路如图所示,已知CP、RD和D的波形,试画出Q0和 Q1的波形。设触发器的初始状态均为1。
Q1 S 1J C1 1K 1 R Q0 S D =1 S 1D C1 D CP RD R RD CP D





画波形时的注意事项
? (1)异步置位及复位信号具有优先权; ? (2)触发器是在上升沿还是下降沿翻转; ? (3)触发器如何翻转取决于沿前一刻的输 入信号的值。

计数器
计数器——用以统计输入脉冲CP个数的电路。

计数器的分类:
(1)按计数进制可分为二进制计数器和非二进 制计数器。 非二进制计数器中最典型的是十进制计数器。 (2)按数字的增减趋势可分为加法计数器、减 法计数器和可逆计数器。 ( 3 )按计数器中触发器翻转是否与计数脉冲同 步分为同步计数器和异步计数器。

1. 四位异步二进制加法计数器
用触发器组成计数器 例: 用维—阻型J-K触发器组成异步二进制加法计数器 J K Qn+1

0 0 Q R
J K Q S 0 1

Qn
0

1 0
1 1

1
Qn

由JK=11控制触发器

CP上升沿触发

翻转计数

用4个维—阻型J-K触发器组成
4位异步二进制加法计数器 Q3 Q2 Q1 进位脉冲
Q R J Q S K Q R J Q S K Q R J Q S K Q R J

Q0

Q S K

R 清0脉冲

CP 计数脉冲

4位异步二进制加法

Q3 Q R J Q S K Q R J

Q2 Q S K

Q1

Q

计数器时序图
CP Q0
0

R

Q R J

Q S K

Q R J

0

CP

Q S K

1

2

3

4

5

6

7

8

9 10 11 12

13 14 15 16

CP的上升沿
Q0翻转

1 0 1 0 0 0 0

1 0 1 0 1

Q0的上升沿 Q1翻转 Q1的上升沿

Q1 Q2
Q3

0 0

0

0
1

0

Q2翻转
Q2的上升沿

1
0

0 0

0

Q3翻转

异步: 各触发器不同时翻转, 从低位到高位依次翻转

4位异步二进制加法计数器状态转换表
CP Q3 Q2 Q1 Q0 0 0 0 0 0 CP Q3 Q2 Q1 Q0 9 1 0 0 0 1 0 1 1 0 1 0 1 0 10 1 11 1 12 1

1
2 3 4 5 6 7

0 0 0 1
0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 1

每 16 个 循 环 一 周

CP

13 1 1 0 1
14 1 15 1 16 0 1 1 0 1 1 0 0 1 0

8

1 0 0 0

有16个可以循环的稳定状态 也称为16进制计数器

2. 同步二进制加法计数器

同步: 每个触发器都用同一个CP触发,要翻转时同时
翻转
J-K触发器真值表

J K Qn+1

设计方法: 用低位的Q控制高位的J、K, 决定其翻转还是不翻转。 JK=00时,不翻转(保持原状) JK=11时,翻转

0 0
0 1

Qn
0

1 0
1 1

1
Qn

同步二进制加法计数器 Q3
Q R J
Q2Q1Q0

波形图
Q1 Q 0

Q2 &
Q S K

Q1 &
Q S K Q R J

Q0
Q S K

Q S K

Q R J

Q R J

CP R 清0脉冲
同步二进制加法计数器的波形图 与异步二进制加法计数器的画法 相同,状态转换表也相同,但是...

同步二进制加法计数器设计 用维—阻型J-K触发器 Q3
Q R J Q S K
Q2Q1Q0

Q2 &
Q S K

Q1 Q 0

Q1 &
Q S K Q R J

Q0
Q S K

Q R J

Q R J

J,K=(Q R J,K=Q0 2?Q1?Q0) J,K=(Q1?Q0) 清0脉冲 (1) Q0的翻转: (2) Q1 的翻转 : : (3) Q 2的翻转 (4) Q3的翻转 : 每来一个 CP,Q0翻转 Q0 =1 时 ,再来一个 CP , Q 时,再来一个 1Q 0=11 Q2Q1Q0=111 时,再来一个CP,Q3翻转一次 一次 Q1 翻转一次 CP,Q 2翻转一次

CP JK=11

4位同步二进制加法计数器 CP Q0 Q1 Q2
0 1 2 3 4 5 6 7 8 9

时序图
10 11 12 13 14 15 16

1 0 1 0 0 0 0

1 0 1

而异步计数器各触发器 0
1 ,低位的领先, 翻转时刻不同 0

0 0

0

0 1

高位的迟后, 延迟时间为
1 0 (ns)级 纳秒

Q3

0 0

0

同步计数器各触发器在同一时刻翻转

十进制计数器
编码方法 : 用4位二进制数表示 1 , 十进制数用 0~9十个数字表示 ,位十进制数 而
数字电路中使用二进制 ,所以须用 称为二—十进制编码 , 又称BCD码

二进制数给十进制数编码 ( BCD—Binary Coded Decimal )

二进制数用8421码
十进制数: 用0 ~ 9 共十个数字表示 所以,用十个4位二进制数表示0~9

十进制数的编码方法
CP Q3 Q2 Q1 Q0

CP Q3 Q2 Q1 Q0 11 1 0 1 1

例: 3位十进制数: 100,

0
1 2 3 4

0 0 0 0
0 0 0 0 0 0 0 1 0 1 1 0 1 0 1 0

10 1 用 0 BCD 1 0码表示

0000 12 0001 1 10000 0 0
13 1 1 1 14 1 1 0 0 1 0 1 0

BCD码
十进制数

5
6 7 8 9

0 1 0 1
0 0 1 1 1 1 0 0 1 1 0 0 0 1 0 1

15 1 1 1 1

异步十进制加法计数器设计
(用下降沿触发的维—阻型J-K触发器)

Q

Q

在CP 时,根据JK状态Q变化

J K Qn+1
R J

S CP
K

0 0

Qn

0 1
1 0 1 1

0
1 Qn

异步十进制加法计数器设计
(用下降沿触发的维—阻型J-K触发器)

Q3
& Q R J Q S K Q R J

Q2

Q1

Q0

Q S K

Q R J

Q S K

Q R J

Q S K

R

(4) Q0 时, Q3翻转,且 (5)当Q =0) 且 Q 时 , 将 Q 清 0 (2) Q 时 ,Q 翻转 3=1(Q 3 0 1 (1) CP 时 ,Q 翻转 ,JK=11 (3) Q 时 , Q 翻转 ,JK=11 Q Q =11 ,Q 由 0 翻转成 1 0 321 2 11 0

CP

Q2Q1=00时,Q3被清成0

异步十进制加法计数器
(用下降沿触发的维—阻型J-K触发器)

时序图
7 8 9 10

CP Q0 Q1 Q2 Q3
0

1

2

3

4

5

6

1 0 1 0 0

1
0 1 0 1

1 0 1 0 1 1

1 0 1

1 0

0
1 0 1

0

0

0

0

0

0

0 1

0

0

0

0

0

0

0

0

0

0

十进制加法计数器 状态转换表

CP Q3 Q2 Q1 Q0 0 1 0 0 0 0 0 0 0 1

2
3

0 0 1 0
0 0 0 0 0 1 1 1 1 0 0 1 1 0 1 0

每10个CP循环一周

4 5 6

7
8 9 10

0 1 1 1
1 1 0 0 0 0 0 0 0 0 1 0

2个十进制计数器组成1个 100进制计数器

十位数 Q3
Q3 Q2
R J

Q2 Q0 QQ & 3 Q2 Q1 Q0 Q Q3 Q2 Q1 Q0 1 0
S CP JR K
Q R S JCP K

进位脉冲

个位数 Q1

异步十进制加法计数器 Q 异步十进制加法计数器 Q 异步十进制加法计数器 Q Q Q Q Q

R K

异步十进制加法计数器 R R S S
R J
CPK

R

CP CP R Q 由1变成0时,向十位数送一个进位脉冲, 3 使十位数计一个数,同时个位数全变成0000

数字集成电路计数器
常用数字集成电路计数器芯片举例:
74LS160 4位同步十进制加法计数器,直接清除

74LS161
74LS162

4位同步二进制加法计数器,直接清除
4位同步十进制加法计数器,同步清除

74LS163 74LS190
74LS191 74LS192 74LS193

4位同步二进制加法计数器,同步清除 4位同步十进制加/减法计数器
4位同步二进制加/减法计数器 4位同步十进制加/减法计数器,带清除 4位同步二进制加/减法计数器,带清除

N进制计数器
利用集成计数器的清零端和置数端实现归零,从而构成按自然 态序进行计数的N进制计数器的方法。 1、用同步清零端或置数 端归零构成N进置计数器 ( 1 )写出状态 SN-1 的二进 制代码。 (2)求归零逻辑,即求同 步清零端或置数控制端信 号的逻辑表达式。 (3)画连线图。 2、用异步清零端或置数 端归零构成N进置计数器 ( 1 )写出状态 SN 的二进制 代码。 ( 2 )求归零逻辑,即求异 步清零端或置数控制端信 号的逻辑表达式。 (3)画连线图。

74161具有以下功能:
① 异步清零。 ② 同步并行预置数。

Vcc RCO Q0 Q1 Q2 Q3 ET LD
16 15 14 13 12 11 10 9

74161

③ 计数。
④ 保持。 RCO为进位输出端。 74161的功能表
清零 RD 0 1 1 1 1 预置 LD × 0 1 1 1 使能 EP ET × × 0 × 1 × × × 0 1 时钟 CP × ↑ × × ↑ 预置数据输入 D3 D2 D1 D0 × × × × × × × × × × × × × × × × d3 d2 d1 d0 输出 Q3 Q2 Q1 Q0 0 0 0 0 异步清零 同步置数 数据保持 数据保持 加法计数 d3 d2 d1 d0 保 持 保 持 计 数 工作模式
1 2 3 4 5 6 7 8

RD CP D0 D1 D2 D3 EP GND

RD LD

D0 D1 D2 D3 CP
EP ET

Q0 Q1 Q2 Q3
RCO 0 12 13 14 15 0 1 2

异步 清零

同步 置数

加法计数

保持



用 74LS161 来构成一个十二进制计数器。

用异步清零端CR 归零
SN=S12=1100
n CR ? Q3nQ2

LD 归零 用同步置数端
SN-1=S11=1011
n LD ? Q3nQ1nQ0

Q 0 Q1 Q 2 Q 3 & 1
EP ET

Q 0 Q 1 Q2 Q 3 & 1
1
EP

74LS161

CO LD CR

CP D0 (a) D 1 D2 D 3

ET CP D0 (b)

74LS161

CO LD CR 1

D 1 D2 D 3

用异步清零端 CR 归零

用同步置数端 LD 归零

D0~D3可随意处理

D0~D3必须都接0



用 74LS163 来构成一个十二进制计数器。 (1)写出状态SN-1的二进制代码。 SN-1=S12-1=S11=1011 (2)求归零逻辑。
n n n CR ? LD ? PN ?1 ? P11, PN ?1 ? P ? Q 11 3Q 1 Q0

(3)画连线图。
Q 0 Q1 Q 2 Q 3 & 1 ET CP D0 (a)
EP

Q 0 Q 1 Q2 Q 3 & 1 EP
ET

74LS163

CO LD CR

1

74LS163

CO LD CR 1

CP D0 (b) D 1 D2 D 3

D 1 D2 D 3

用同步清零端 CR 归零

用同步置数端 LD 归零

D0~D3可随意处理

D0~D3必须都接0



用 74LS197 来构成一个十二进制计数器。 (1)写出状态SN的二进制代码。 SN=S12=1100 (2)求归零逻辑。
n n CR ? CT / LD ? P N ? P12 , PN ? P ? Q 1 3 Q2

(3)画连线图。
Q 0 Q 1 Q2 Q 3 & CP1 CP CP0 D0 D1 D2 D3 (a) 用异步清零端 CR 归零 (b) 1 CT/LD CP CR CP1 CP0 D0 D1 D2 D3 用异步置数端 CT /LD 归零 Q 0 Q 1 Q2 Q 3 & CT/LD 1 CR

74LS197

74LS197

D0~D3可随意处理

D0~D3必须都接0

1. 集成计数器74LS90 (国产T4290)的逻辑结构及功能 74LS90-2分频和5分频的十进制计数器 输出 三位五进制 一位二进制 QA 计数器 QD QC QB 计数器

S9(1) S9(2) R0(1) R0(2) 控制信号

& &

?5

?2

CPB

CPA

时钟 (下降沿触发)

74LS90的功能(计数功能)
QD QC QB S9(1) S9(2) R0(1) R0(2) QA ?2

& & 2分频器

?5

5分频器 (五进制计数器)

CPB
CPB CPA

QD QC
0 0 0 0 1 0 0 0 1 1 0 0

QB
0 1 0 1 0 0

0 1 2 3 4 5

(二进制计数器) CPA QA n+1 QA n

74LS90的功能(置9端、清0端的功能)
QD QC QB
S9(1) S9(2) R0(1) R0(2) ?5 QA ?2

& &

CPB

CPA

R0(1) R0(2) S9(1) S9(2) 1 1 任一为0

功能 清0(QDQCQBQA=0000)

任意
任一为0

1

1

置9(QDQCQBQA=1001)
计数

任一为0

2. 由74LS90构成任意进制计数器
(1)用一片74LS90组成BCD码异步十进制计数器
QD QC QB QA

QD QC QB QA
S9(1) S (1) & ?5 S9(2)9 74LS90 R0(1) & S (2) R0(2) 9 CPB CP A CP B

R0 ?(1) 2 R0(2)
CPA

R0(1)=1 R0(2)=1 清0

CP

计数 R0(1)=0 R0(2)=0

计数转换状态表如下:

用74LS90组成的异步十进制计数器

转换状态表
1 1 1 0 0 0 0 1 1 0 0 0 1 0 1 0 1 0

CPA
0 1 2 3 4

QD QC QB QA
0 0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0

CPA 5 6 7 8 9 10

QD QC QB QA 0 0 0 1 1 0

五进制

每一个CPA的下降沿,QA翻 转一次

每一个QA的下降沿 (1→0),QB翻转一次

(2) 用一片74LS90组成六进制计数器 CPA QC QB QA 0 0 0 0 先接成十进 制计数器 当QCQB=11时, 将输出清0

1
2

0
0

0
1

1
0 QD QC QB QA S9(1) S9(2) CPB CPA R0(1) R0(2)

3
4

0
1

1
0

1
0

5
6

1
1 0

0
1

1
0 进位脉冲 CP 计数脉冲

0

0

(2) 用一片74LS90组成六进制计数器(续)
波形图 CPA QC QB QA 0 0 0 0 CP
1 1 2 3 4 5 6

1
2

0
0

0
1

1
0 QA QB QC
0

1 0 0

1 0

3
4

0
1

1
0

1
0

1 0 0

1 0 0 0

5
6

1
0

0
0

1
0

1 0
0 0 0

1 0

总结: 用一片74LS90设计N进制计数器的一般方法 第N个CP脉冲后,由输出端的“1”去控制清0端

R0(1)、R0(2),将输出端全部清0
练*1: 下图是几进制计数器? QD QC QB QA 输出端状态 的变化范围:

S9(1)
S9(2)

74LS90 CPB CPA CP

R0(1)

R0(2)

0000~0111

答: 8进制

练*2: 下图是几进制计数器? 答:
& QD QC QB QA S9(1) 74LS90 CPB CPA CP R0(1) R0(2)

7进制

S9(2)

练*3: 九进制计数器如何设计?
第9个CP脉冲后,QDQCQBQA=1001时, 用QD 和QA的1去R0(1)、 R0(2)将输出清0 即:

CP 9

1001 0000

用一片74LS90设计九进制计数器

QD QC QB QA S9(1) 74LS90 CPB CPA CP R0(1) R0(2)

S9(2)

(3) 用2片74LS90组成100进制计数器
方法: 用2个十进制计数器级联,框图如下:

十位
QD

个位

十进制计数器
(74LS90)

十进制计数器
(74LS90)

个位向十位 的进位脉冲 详细电路图如下:

CP 计数脉冲

用2片74LS90组成100进制计数器 十位 个位

QD QC QB QA S9(1)
S9(2)

QD QC QB QA S9(1) 74LS90 CPB CPA CP R0(1)

74LS90
CPB CPA

R0(1) R0(2)

S9(2)

R0(2)

CP

十进制计数器 十进制计数器 100进制计数器,计数范围 : 00~99

(4) 用2片74LS90组成24进制计数器 方法: 先将每片74LS90构成十进制计数器,然后级 联,组成100进制计数器,当输出出现:

0010 0100 时,将输出同时清0。 十位=2 个位=4 即用十位的QB 和个位的QC送R0(1) 和 R0(2),
这样,计数范围变为 00~23,即24进制 计数器

用2片74LS90组成24进制计数器
先接成100进制计数器

QD QC QB QA
S9(1) S9(2)

QD QC Q B QA S9(1)

74LS90
CPB CPA

R0(1) R0(2)

74LS90
CPB CPA

R0(1)
R0(2)

S9(2)

CP

计数范围为 00~ 23

R0(1)、R0(2)同时为1, 输出 清0

(5) 用2片74LS90组成37进制计数器

方法: 先将每片74LS90构成十进制计数器,然后级联, 组成100进制计数器。当输出出现: 0011 0111 时,将输出同时清0。 十位=3 个位=7

用2片74LS90组成37进制计数器 &
QD QC QB QA
S9(1) S9(2) QD QC Q B QA S9(1)

&

74LS90
CPB CPA

R0(1) R0(2)

74LS90
CPB CPA

R0(1)
R0(2)

S9(2)

CP

计数范围为 00~36,即37进制计数器

问题:

1.如何用2片74LS90组成 10~99任 意进制的计数器? 2.如何用3片74LS90组成 100~999 任意进制的计数器?

计数器应用举例
小时显示
00~23小时
数 码 管 显 示 译 码 器

1.电子表电路 分显示
00~59分 秒显示 00~59秒

7 a~g 7448 7448 7448 7448 7448 7448
QD~QA

24进制计数器
74LS90计数器

60进制计数器

60进制计数器

CP为秒脉冲(周期为1秒)

CP

CP秒脉冲的产生
晶体振荡器 32.768kHz

由D触发器构成的2分频器

?2

?2

?

?2

共32768分频

1秒

CP

2. 数字频率计-可测量一个数字信号ux的频率 问题 二片74LS90 级联能测的 最高信号频 率是多少?
7 a~g

数码管

7448
74LS90

7448 74LS90

显示译码器
QD~QA

若信号频率 在10000Hz 以内,那么 需要几片 74LS90?

100进制计数器
CP

1秒内计数的个 数即为信号频率 门控信号 1秒

被测信号 ux

& 闸门

3.2.1 时序逻辑电路概述
1、时序电路的特点
输 入
X1 Xp Y1


组合电路



Ym

输 出

Q1 Qt

W1



存储电路

… Wr

时序电路在任何时刻的稳定输出,不仅与该时刻的 输入信号有关,而且还与电路原来的状态有关。

2、时序电路逻辑功能的表示方法 时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态 图、时序图和逻辑图6种方式表示,这些表示方法在本质上是相 同的,可以互相转换。 逻辑表达式有: 输出方程

n n ? Yi ? Fi ( X 1 , X 2 ,?, X p ; Q1n , Q2 ,?, Qq ) ? ? n n n W ? G ( X , X , ? , X ; Q , Q , ? , Q ? j j 1 2 p 1 2 q) ? n ?1 n n n ? ?Qk ? H k (W1 ,W2 ,?,Wr ; Q1 , Q2 ,?, Qq )

i ? 1,2,?, m j ? 1,2,?, r k ? 1,2,?, t

状态方程

激励方程

3、时序电路的分类 (1) 根据时钟分类 同步时序电路中,各个触发器的时钟脉冲相同,即电路中有 一个统一的时钟脉冲,每来一个时钟脉冲,电路的状态只改 变一次。 异步时序电路中,各个触发器的时钟脉冲不同,即电路中没 有统一的时钟脉冲来控制电路状态的变化,电路状态改变时, 电路中要更新状态的触发器的翻转有先有后,是异步进行的。 (2)根据输出分类 米利型时序电路的输出不仅与现态有关,而且还决定于电路 当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态,与电路当前 的输入无关;或者根本就不存在独立设置的输出,而以电路 的状态直接作为输出。

异步时序电路与同步时序电路 同步: 存储电路里所有触发器有一个统一的时钟源, 它们的状态在同一时刻更新。 异步: 没有统一的时钟脉冲或没有时钟脉冲,电路 的状态更新不是同时发生的。

时序电路

X “ 1” CP 1J

Q1

=1 1J

Q2

& Z CP 1D


1D Q0 Q0


>C1
1K FF 1 Q1

> C1
1K FF 2 Q2 & Y

FF0

FF1

Q1 Q1

米利型和穆尔型时序电路 米利型电路 电路的输出是输入变量A及触发器输出Q1、 Q0 的函数, 这类时序电路亦称为米利型电路

I

i

组 合 电 路 CP 或 CP

E k 存储电路

S m

组 合 电 路

j O

穆尔型电路 电路输出仅仅取决于各触发器的状态,而不受电路当时的输入

信号影响或没有输入变量,这类电路称为穆尔型电路

I

i

组 合 电 路
CP 或 CP

E k 存储电路

S m

组 合 电 路

j O

3.2.2 时序逻辑电路的分析方法

时序电路的分析步骤: 电路图
1

时钟方程、 驱动方程和 输出方程

2

状态方程
3

判断电路 逻辑功能

5

状态图、 状态表或 时序图

4

计算

时序电路的基本分析方法

时序电路
驱动方程 时钟方程 输出方程 特 性 方 程 CP 触 发 沿

状态方程 计算
状态表 状态图 时序图

试分析如图所示时序电路的逻辑功能。 解: 1.了解电路组成。 电路是由两个JK触发器组成的莫尔型同步时序电路。 2.写出下列各逻辑方程式: 激励方程 J1=K1=1 J2=K2=X ? Q1 输出方程
1J X “1” CP 1J Q1 =1 1J Q2

>C
1 1K Q1

>C
1 1K Q2 FF2 & Y

Y=Q2Q1 >C

FF1

将激励方程代入JK触发器的特性方程得状态方程 FF1

J1=K1=1

FF2

J2=K2=X ? Q1
Qn?1 ? JQn ? KQn

Q

n?1

? JQ ? KQ
n

n

Q

n ?1 1

? 1? Q ? 1 ? Q ? Q
n 1 n 1

n 1

Q2n?1 ? X ? Q1n ? Q2n ? X ? Q1n ? Qn 2
n Q2n?1 ? X ? Q1n ? Q2

整理得:

3.列出其状态转换表,画出状态转换图和波形图
Q
n ?1 1

?Q

n 1

n Q2 n?1 ? X ? Q1n ? Q2

Y=Q2Q1

状态转换表
n Qn Q 2 1
?1 n ?1 Qn /Y 2 Q1 X=0

X=1
1 0 0 1 1/0 0/0 1/0 0/1

0 0 1 1

0 1 0 1

0 1 1 0

1/0 0/0 1/0 0/1

画出状态图
QQ
0 0 0 1 1 0
n 2 n 1

状态图
X/Y Q2Q1

?1 n ?1 Qn /Y 2 Q1

X=0 0 1/0 1 0/0 1 1/0

X=1 1 1/0 0 0/0 0 1/0
0/1

0/0

00

1/0 1/0 1/1

01

1/0
10

0/0

1 1

0 0/1

1 0/1

11

0/0

根据状态转换表,画出波形图。
CP
n?1 Q1nQ0n Q1n?1Q0

Z 0 0 0 1

A

A= 0 A= 1 00 01 10 11 01 10 11 00 11 00 01 10
Q0 Q 1 Q Q 21 Z

1
0

0
1

1 1

0

1 1

0 1

1 0

0

4.确定电路的逻辑功能. ?X=0时
00 01 10 11
X/Y Q2Q1 00 0/0 1/0 01

电路进行加1计数 ?X=1时
00 11 10 01

电路进行减1计数 。 电路功能:可逆计数器 Y可理解为进位或借位端。

0/1

1/0 1/1 11 0/0

1/0

0/0

10

例 分析下图所示的同步时序电路。
&

1D CP >C1 FF0

Q0

1D >C1 FF1 Z0

Q1

1D >C1 FF2 Z1

Q2

Qn ?1 ? D

Q0

Q1

Q2

Z2

1.根据电路列出逻辑方程组: 输出方程组 Z0=Q0 Z1=Q1 激励方程组
D0 ?
n n Q1 Q0 n D1 ? Q 0 n D 2 ? Q1

Z2=Q2

将激励方程代入D 触发器的特性方程得状态方程

Q n ?1 ? D
得状态方程
n?1 Q0
n n1 n Q2 Q1 Q 0

状态表
n?1 n+1 n?1 Q2 Q1 Q0

? D0 ?

n n Q1 Q 0

n?1 n Q1 ? D1 ? Q 0 n?1 n Q2 ? D 2 ? Q1

2.列出其状态表

000 001 010 011 100 101 110 111

001 010 100 110 001 010 100 110

3. 画出状态图

状态表
n n1 n Q2 Q1 Q 0
n?1 n+1 n?1 Q2 Q1 Q0

000

001

000 001 010 011 100 101 110 111

001 010 100 110 001 010 100 110

011

110

100

010

101

111

Q2Q1Q0

3. 画出时序图

CP Q0 Q1 Q2 TCP

4、逻辑功能分析 由状态图可见,电路的有效状态是三位循环码。 从时序图可看出,电路正常工作时,各触发器的Q端轮流出现 一个宽度为一个CP周期脉冲信号,循环周期为3TCP。电路的功能 为脉冲分配器或节拍脉冲产生器。

CP
000 001

Q0 Q1 Q2

TCP

011

110

100

010

101

111

Q2Q1Q0

时序逻辑电路的基本分析方法

比较简单的时序逻辑电路
? ? ? ? ? 如何更快的分析时序逻辑电路 分析cp 分析驱动方程 记住各触发器的逻辑功能真值表 画出时序图

分 析 时 序 逻 辑 电 路 的 状 态 表, 判 定 它 是 ( )。 (a) 加 法 计 数 器 (b) 减 法 计 数 器 (c) 移 位寄存器

b

分 析 时 序 逻 辑 电 路 的 状 态 表, 可 知 它 是 一 只 ( )。 (a) 四 进 制 计 数 器 (b) 八 进 制 计 数 器 (c) 十 进 制 计 数 器

b

计 数 器 如 图 所 示, 原 状 态 为 “11”, 送 一 个 C 脉 冲 后 的 新 状 态 为( )。(a) “10” (b) “00” (c) “01”
Q1 Q0

Q1 Q1

J1 K1

Q0

D0
b

Q0

1 C

分 析 如 图 所 示 计 数 器 的 波 形 图, 可 知 它 是 一 只 ( )。 (a) 二 进 制 加 法 计 数 器 (b) 三 进 制 加 法 计数器 (c) 四 进 制 加 法 计 数 器

C Q0
Q1
b

逻 辑 电 路 如 图 所 示,若 各 触 发 器 的 初 始 状 态 为 “1”, 已 知 C 脉 冲 波 形,试 画 出 输 出 , 及 的 波 形, 并 说 明 它 属 何 种 类 型 计 数 器(计 数 器 的 类 型 是 指 几 进 制, 同 步 还 是 异 步, 加 法 还 是 减 法 )。
Q2 Q1 Q0

Q2

D2

?

Q1
Q

D1

?

Q0
Q
0

D0

C C

Q2

C

1

C

C Q0 Q1 Q2

C Q0

Q1 Q2

三位二进制 异步减法计数器

分 析 图 示 逻 辑 电 路:(1) 写 出 各 触 发 器 输 入 和 的 逻 辑 式;(2) 列 出 电 路 的 状 态 表, 画 出, 的 波 形 图, 指 出 它 是 几 进 制, 加 法 还 是 减 法? 同 步 Q 还 是 异 步?( 设 触 发 器 的 初 始 状 态 为“00” )。
0

Q1

"1"

A ? 1

&

&

&
&

?

D0
FF0

Q0
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D1 FF1

Q1
Q1

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B

Q0

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C

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C
Q0

C 1 2 3 4

Q1

Q0

RD

Q1




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